电路布局验证

电路布局验证（英语：Layout versus schematic，LVS）是一种电子设计自动化（英语：electronic design automation，EDA）工具，其功能为验证特定集成电路与其原始电路设计之间的差异有无异常。设计规范验证（英语：design rule check，DRC）可修正并检验布局（layout）是否符合设计规范，但DRC无法保证在布局完全符合设计规范的情况下，线路依旧维持设计者的预期，而LVS则是这个阶段的最适合的解决方案。

背景

早至1975年，IC产业在此方面的需求便开始成长，而最早的程式主要针对图形同构（graph isomorphism）阶段进行验证，亦即比较设计图（schematic）及布局（layout）的差异。但随着产业进入数位逻辑时代（digital logic），同构的做法愈发局限，相同的功能已可透过其他方法取代（non-isomorphic）。因此，LVS的改善进程便依等价验证（equivalence checking）的方向发展，毋须再确认同构性（isomorphism）。

电路布局验证工具

电路布局验证工具借由识别并读取布局中代表电子元件的各种图形以及连结，产生网表（netlist），而后将其与类似或原始的设计图/电路图网表加以比较。

验证的过程包含有3个步骤:

参数萃取（Extraction）: 验证工具须先读取数据档案，其中主要为各层电路布局资料，并经过以区域为基础（area based）的逻辑算法（logic operations）来测定、定义并参数化布局结构中各种半导体元件所代表的用途，当中亦包括各种单位的连结运算。
数据还原（Reduction）: 工具的运作在此阶段会将萃取出来的参数合并并输出为一个以布局（layout）为来源的网表（netlist），同时亦产生一个以设计图（schematic）为来源的网表（netlist）。
差异比对（Comparison）: 最后将２个不同来源的网表（netlist）执行差异比较，若结果显示二表相符，则通过电路布局验证，此时业界常以"LVS clean"来表示此一状态。

电路布局验证软件

商用LVS验证工具

Assura, Dracula and PVS by Cadence Design Systems
L-Edit LVS by Tanner EDA （页面存档备份，存于互联网档案馆）
Calibre by Mentor Graphics （页面存档备份，存于互联网档案馆）
Quartz LVS by Magma Design Automation （页面存档备份，存于互联网档案馆）
IC Validator LVS by Synopsys
Hercules LVS by Synopsys
VERI and HVERI by Zeni EDA （页面存档备份，存于互联网档案馆）
iLVS by JEDAT (Japan EDA Technologies) （页面存档备份，存于互联网档案馆）